Verilog源代碼，自帶testbench，可用synopsys直接綜合，或者自己testbench部分拆出來改一下用Quartus或者啥的直接綜合，用了改進(jìn)的Booth算法，但是沒有對(duì)加法器進(jìn)行優(yōu)化，所以關(guān)鍵路徑時(shí)間比較長，懶得改