FPGA實(shí)現(xiàn)對(duì)數(shù)log2和10*log10，32bit無(wú)符號(hào)數(shù)輸入，10bit輸出（高7bit為整數(shù)部分，低3bit為小數(shù)部分）。 博客地址：https://blog.csdn.net/qq_16923717/article/details/99679548， 這里可以看到算法