/**************************************************************************************************/ //功能簡(jiǎn)介：使用Verilog編寫的一個(gè)脈沖信號(hào)延時(shí)模塊，延時(shí)時(shí)長(zhǎng)可設(shè)定（小于輸入脈沖周期），可精確到一個(gè)時(shí)鐘周期 //代碼有詳細(xì)注解，設(shè)計(jì)項(xiàng)目驗(yàn)證可用，原項(xiàng)目是對(duì)一個(gè)周期為2ms，高電平脈寬為5us的脈沖信號(hào)延時(shí)100us輸出 /**************************************************************************************************/