/**************************************************************************************************/ //功能簡介：使用Verilog編寫的一個脈沖信號延時模塊，延時時長可設(shè)定（小于輸入脈沖周期），可精確到一個時鐘周期 //代碼有詳細(xì)注解，設(shè)計項目驗證可用，原項目是對一個周期為2ms，高電平脈寬為5us的脈沖信號延時100us輸出 /**************************************************************************************************/