本設計是利用 VHDL 硬件描述語言設計 CRC 發生器和校驗器 。12 位信息加 5 位 CRC 校驗碼發送 、 接收 ,由兩個模塊組成 ,CRC 校驗生成模塊 ( 發送) 和 CRC校驗檢錯模塊 ( 接收) ,采用輸入,輸出都為并行的 CRC校驗 生 成 方 式 。產 生 此 CRC 碼 可 利 用 Peterson 和Brown 提出的移位寄存器電路實現 。初始時置各寄存器為 0 ,信息位串從高位起逐位輸入電路 ,每送入一位就進行一次異或操作和循環移位 ,由于信息位串為 12 位 ,所以經過 12 次操作后 ,4 個寄存器中的值就是冗余位 。