VHDL程序，使能后產(chǎn)生四個(gè)信號(hào)，分別包含固定延時(shí)和差額延時(shí)。使用時(shí)需先建立一個(gè)內(nèi)部乘法器，乘數(shù)固定（即延時(shí)單位）。