在數(shù)字信號處理領(lǐng)域，小波變換無論在理論研究還是工程應(yīng)用方面都具有廣泛的價值，因此 高性能離散小波變換的 FPGA 實現(xiàn)架構(gòu)的研究就顯得尤為重要。本文針對 db8 (Daubechies 8)小波設(shè) 計了一個 16 階 16 位的正、反變換系統(tǒng)，用 DE2 開發(fā)板進(jìn)行了系統(tǒng)驗證，在 FPGA 的邏輯單元資 源消耗 12%的情況下，正、反變換的最高時鐘頻率分別達(dá)到了 217.72MHz、217.58MHz