Formality是高性能、高速度的全芯片的形式驗證：等效性檢查工具。它比較設(shè)計寄存器傳輸級對門級或門級對門級來保證它沒有偏離原始的設(shè)計意圖。 所謂形式驗證，就是通過比較兩個設(shè)計在邏輯功能是否等同的方法來驗證電路的功能。這種方法的優(yōu)點在于它不僅提高了驗證的速度，可以在相當(dāng)大的程度上縮短數(shù)字設(shè)計的周期，而且更重要的是，它擺脫了工藝的約束和仿真test bench 的不完全性，更加全面地檢查了電路的功能。 Formality 是形式驗證的工具，你可以用它來比較一個修改后的設(shè)計和它原來的版本，或者一個RTL 級的設(shè)計和它的門級網(wǎng)表在功能上是否一致。 Formality 有下面一些特點： 2跟事件驅(qū)動的模擬器相比，能要快驗證出兩個設(shè)計在功能上是否等同； 2不依賴于矢量，因此能提供更完全的驗證； 2可以實現(xiàn)RTL-to-RTL、RTL-to-gate、gate-to-gate 之間的驗證； 2有定位功能，可以幫助你找出兩個設(shè)計之間功能不等同的原因； 2可以使用的文件格式有VHDL、Verilog、Synopsys 的.db 格式，以及EDIF網(wǎng)表等； 2可以實現(xiàn)自動的分層驗證； 2使用Design Compiler 的技術(shù)庫； 2同PrimeTime 一樣提供兩種界面：圖形用戶界面GUI 和命令行界面fm_shell；