硬件開發時，常用verilog HDL 硬件描述語言來編寫CPLD或是FPGA的邏輯程序，但各芯片廠商提供的verilog編輯器不僅外觀丑陋，而且使用起來非常不靈活，有的甚至無法自動縮進。 忍無可忍，只好自己動手，豐衣足食。 還好有Ultraedit這么一個強大的編輯器軟件，可以DIY一個語法環境出來，網上找到的verilog語言wordfile都不是很全，最要命的是不能生成函數(模塊)列表，自動配對、縮進也沒做全。 花了半天時間，學習了一下所謂的“正則表達式”，終于生成了我希望的完整列表。 最后說一下，這個wordfile使用時要注意的地方： 1.有的內部module的端口列表比較長，為了可以像函數一下展開和收起，定義了“（+制表符”和“）；”是一對可收起的標示符，因此在其他地方的“）；”最好在中間插個空格。 2.設置了多級列表， module parameter input port output port ioput port wire reg always block assign lines submodule port 3.文件時*.uew格式，在UE19里可以直接用，其他早前版本，可以用文本文件打開，拷貝到wordfile文件里去。 4.使用中有什么問題，歡迎加QQ（2245240164，請注明verilog），樂意分享和交流