用7段共陽(yáng)數(shù)碼管做的時(shí)鐘 verilog程序 // 時(shí)鐘用4個(gè)數(shù)碼管顯示，顯示秒和分，修改一下可以加上時(shí)或跑秒 // sys_clk為系統(tǒng)時(shí)鐘：50MHz // seg_dat為輸出給數(shù)碼管的8個(gè)1bit信號(hào) // seg_sl 為數(shù)碼管位選通