資源簡介
用7段共陽數(shù)碼管做的時鐘 verilog程序
// 時鐘用4個數(shù)碼管顯示，顯示秒和分，修改一下可以加上時或跑秒
// sys_clk為系統(tǒng)時鐘：50MHz
// seg_dat為輸出給數(shù)碼管的8個1bit信號
// seg_sl 為數(shù)碼管位選通
代碼片段和文件信息
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