基于FPGA的dds波形發生器 利用FPGA+DAC，設計一個DDS信號發生器。 要求：1. 分辨率優于0.1HZ 2. ROM長度8位、位寬8位 3. 輸出頻率：10HZ~60KHZ（每周期>=50個點） 4. 顯示信號頻率（16進制顯示，低頻時至少含一位小數） 5. 直接輸入頻率控制字