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    發(fā)布日期: 2021-03-28
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資源簡介

用VHDL語言設(shè)計(jì)一個(gè)16進(jìn)制加減計(jì)數(shù)器，計(jì)數(shù)方向可以由外界輸入信號控制，帶有清零和置位，輸出除了包括計(jì)數(shù)值外還應(yīng)包括進(jìn)位和借位。

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