AES加解密算法的FPGA優(yōu)化設計。針對 AES 加、解密算法在同一片 FPGA 中的優(yōu)化實現問題，在深入 分析了 AES 算法的整體結構、基本變換以及加、解密流程的基礎上，對 AES 算法 的加、解密系統(tǒng)的 FPGA 優(yōu)化設計進行了研究