此課程設(shè)計(jì)是關(guān)于EDA的課程設(shè)計(jì)，側(cè)重點(diǎn)是利用VHDL語(yǔ)言設(shè)計(jì)一個(gè)四人搶答器，而且附錄部分還有設(shè)計(jì)的邏輯電路圖，以及99倒時(shí)計(jì)數(shù)器的VHDL和邏輯電路圖的設(shè)計(jì)部分