本實(shí)驗(yàn)利用QuartusII軟件，結(jié)合所學(xué)的數(shù)字電路的知識(shí),采用自頂向下的分析方法。首先分析了多功能數(shù)字鐘的設(shè)計(jì)要求、所需實(shí)現(xiàn)的功能，然后分析了實(shí)現(xiàn)每個(gè)功能所需要的基礎(chǔ)模塊，最后進(jìn)一步分析了各種基礎(chǔ)模塊。在具體設(shè)計(jì)時(shí)，采用的是自底向上的設(shè)計(jì)方法。首先設(shè)計(jì)各種基礎(chǔ)模塊，然后設(shè)計(jì)各種功能模塊，最后進(jìn)行綜合設(shè)計(jì)。本次設(shè)計(jì)除了實(shí)現(xiàn)基本的時(shí)鐘電路外，還實(shí)現(xiàn)了整點(diǎn)報(bào)時(shí)、鬧鐘、日期、星期、秒表等多種功能： 1． 設(shè)計(jì)一個(gè)具有校時(shí)、校分，清零，保持和整點(diǎn)報(bào)時(shí)等功能的數(shù)字鐘。基于QuartusⅡ軟件或其他EDA軟件完成電路設(shè)計(jì)。 2． 對(duì)該電路系統(tǒng)采用層次化的方法進(jìn)行設(shè)計(jì),要求設(shè)計(jì)層次清晰、合理。 3． 完成頂層電路原理圖的設(shè)計(jì)，編寫相應(yīng)功能模塊的HDL設(shè)計(jì)程序。 4． 對(duì)該電路系統(tǒng)進(jìn)行功能仿真。 5． 根據(jù)EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上的FPGA芯片進(jìn)行適配，生成配置文件或JEDEC文件。 6． 將配置文件或JEDEC文件下載到EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。 7． 在EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上調(diào)試、驗(yàn)證電路功能。