參考《16位5級流水無cache實驗CPU課程設計實驗要求》文檔及其VHDL代碼，在理解其思想和方法的基礎上，將其改造成8位的5級流水無cache的實驗CPU，包括對指令系統、數據通路、各流水段模塊、內存模塊等方面的改造。利用VHDL語言編程實現，并在TEC-CA平臺上進行仿真測試。為方便起見，后續16位5級流水無cache實驗CPU簡記為ExpCPU-16，而8位的則記為ExpCPU-8。 對于內存模塊的改造，參考《計算機組成原理》課程綜合實驗的方法，獨立設計一塊8位的RAM。 （1）利用TEC-CA平臺上的16位RAM來存放8位的指令和數據； （2）實現一條JRS指令，以便在符號標志位S=1時跳轉。需要改寫ID段的控制信息，并改寫IF段； （3）實現一條CMPJ DR,SR,offset指令，當比較的兩個數相等時，跳轉到目標地址PC+1+offset； （4）可以探索從外部輸入指令，而不是初始化時將指令“寫死”在RAM中； （5）此5段流水模塊之間，并沒有明顯地加上流水寄存器，可以考慮在不同模塊間加上流水寄存器； （6）探索5段流水帶cache的CPU的設計。