參考《16位5級(jí)流水無(wú)cache實(shí)驗(yàn)CPU課程設(shè)計(jì)實(shí)驗(yàn)要求》文檔及其VHDL代碼，在理解其思想和方法的基礎(chǔ)上，將其改造成8位的5級(jí)流水無(wú)cache的實(shí)驗(yàn)CPU，包括對(duì)指令系統(tǒng)、數(shù)據(jù)通路、各流水段模塊、內(nèi)存模塊等方面的改造。利用VHDL語(yǔ)言編程實(shí)現(xiàn)，并在TEC-CA平臺(tái)上進(jìn)行仿真測(cè)試。為方便起見，后續(xù)16位5級(jí)流水無(wú)cache實(shí)驗(yàn)CPU簡(jiǎn)記為ExpCPU-16，而8位的則記為ExpCPU-8。 對(duì)于內(nèi)存模塊的改造，參考《計(jì)算機(jī)組成原理》課程綜合實(shí)驗(yàn)的方法，獨(dú)立設(shè)計(jì)一塊8位的RAM。 （1）利用TEC-CA平臺(tái)上的16位RAM來(lái)存放8位的指令和數(shù)據(jù)； （2）實(shí)現(xiàn)一條JRS指令，以便在符號(hào)標(biāo)志位S=1時(shí)跳轉(zhuǎn)。需要改寫ID段的控制信息，并改寫IF段； （3）實(shí)現(xiàn)一條CMPJ DR,SR,offset指令，當(dāng)比較的兩個(gè)數(shù)相等時(shí)，跳轉(zhuǎn)到目標(biāo)地址PC+1+offset； （4）可以探索從外部輸入指令，而不是初始化時(shí)將指令“寫死”在RAM中； （5）此5段流水模塊之間，并沒有明顯地加上流水寄存器，可以考慮在不同模塊間加上流水寄存器； （6）探索5段流水帶cache的CPU的設(shè)計(jì)。