Verilog-AMS和VHDL-AMS出現(xiàn)還不到4年，是一種新的標(biāo)準(zhǔn)。作為硬件行為級(jí)的建模語(yǔ)言，Verilog-AMS和VHDL-AMS分別是Verilog和VHDL的超集，而Verilog-A則是Verilog-AMS的一個(gè)子集。 Verilog-AMS硬件描述語(yǔ)言是符合IEEE 1364標(biāo)準(zhǔn)的Verilog HDL的1個(gè)子集。它覆蓋了由OVI組織建議的Verilog HDL的定義和語(yǔ)義，目的是讓數(shù)模混合信號(hào)集成電路的設(shè)計(jì)者，既能用結(jié)構(gòu)描述又能用高級(jí)行為描述來創(chuàng)建和使用模塊。所以，用Verilog HDL語(yǔ)言可以使設(shè)計(jì)者在整個(gè)設(shè)計(jì)過程的不同階段（從結(jié)構(gòu)方案的分析比較，直到物理器件的實(shí)現(xiàn)），均能使用不同級(jí)別的抽象。