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Verilog HDL的任意的分頻器設計
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大小: 1KB
文件類型: .v
金幣: 1
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發布日期: 2021-01-04
語言
:
其他
標簽
:
分頻器
??
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資源簡介
這是一個基于verilog語言的分頻器的設計的代碼,在設置的位寬范圍以內任意系數的分頻器均可以采用本代碼。當然,講寄存器的位寬設置更高,可以繼續增加分頻系數
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