本文介紹了數(shù)字集成電路設計中靜態(tài)時序分析（Static Timing Analysis）和 形式驗證（Formal Verification）的一般方法和流程。這兩項技術提高了時序分 析和驗證的速度，在一定程度上縮短了數(shù)字電路設計的周期。本文使用Synopsys 公司的PrimeTime 進行靜態(tài)時序分析，用Formality 進行形式驗證。由于它們都是 基于Tcl （Tool Command Language）的工具，本文對Tcl 也作了簡單的介紹。