很實用的Verilog實例！ 目錄：王金明：《Verilog HDL程序設計教程》程序例子，帶說明。 【例 3.1】4 位全加器 【例 3.2】4 位計數器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位計數器的仿真程序 【例 3.5】“與-或-非”門電路 【例 5.1】用 case語句描述的 4 選 1 數據選擇器 【例 5.2】同步置數、同步清零的計數器 【例 5.4】用 initial過程語句對測試變量 A、B、C 賦值 【例 5.5】用 begin-end 串行塊產生信號波形 【例 5.6】用 fork-join 并行塊產生信號波形 【例 5.7】持續賦值方式定義的 2 選 1 多路選擇器 【例 5.8】阻塞賦值方式定義的 2 選 1 多路選擇器 【例 5.9】非阻塞賦值 【例 5.10】阻塞賦值 【例 5.11】模為 60 的 BCD碼加法計數器 【例 5.12】BCD碼—七段數碼管顯示譯碼器 【例 5.13】用 casez 描述的數據選擇器 【例 5.15】用 for 語句描述的七人投票表決器 【例 5.16】用 for 語句實現 2 個 8 位數相乘 【例 5.17】用 repeat 實現 8 位二進制數的乘法 【例 5.18】同一循環的不同實現方式 【例 5.19】使用了`include 語句的 16 位加法器 【例 5.20】條件編譯舉例 【例 6.1】加法計數器中的進程 【例 6.2】任務舉例 【例 6.3】測試程序 【例 6.4】函數 【例 6.5】用函數和 case語句描述的編碼器（不含優先順序） 【例 6.6】階乘運算函數 【例 6.7】測試程序 【例 6.8】順序執行模塊 1 【例 6.9】順序執行模塊 2 【例 6.10】并行執行模塊 1 【例 6.11】并行執行模塊 2 【例 7.1】調用門元件實現的 4 選 1 MUX 【例 7.2】用 case語句描述的 4 選 1 MUX 【例 7.3】行為描述方式實現的 4 位計數器 【例 7.4】數據流方式描述的 4 選 1 MUX 【例 7.5】用條件運算符描述的 4 選 1 MUX 【例 7.6】門級結構描述的 2 選 1MUX 【例 7.7】行為描述的 2 選 1MUX 【例 7.8】數據流描述的 2 選 1MUX 【例 7.9】調用門元件實現的 1 位半加器 【例 7.10】數據流方式描述的 1 位半加器 【例 7.11】采用行為描述的 1 位半加器 【例 7.12】采用行為描述的 1 位半加器 【例 7.13】調用門元件實現的 1 位全加器 【例 7.14】數據流描述的 1 位全加器 【例 7.15】1 位全加器 【例 7.16】行為描述的 1 位全加器 【例 7.17】混合描述的 1 位全加器 【例 7.18】結構描述的 4 位級連全加器 【例 7.19】數據流描述的 4 位全加器 【例 7.20】行為描述的 4 位全加器 【例 8.1】$time 與$realtime 的區別 【例 8.2】$random 函數的使用 【例 8.3】1 位全加器進位輸出 UDP 元件 【例 8.4】包含 x 態輸入的 1 位全加器進位輸出 UDP 元件 【例 8.5】用簡縮符“？”表述的 1 位全加器進位輸出 UDP 元件 【例 8.6】3 選 1 多路選擇器 UDP 元件 【例 8.7】電平敏感的 1 位數據鎖存器 UDP 元件 【例 8.8】上升沿觸發的 D 觸發器 UDP 元件 【例 8.9】帶異步置 1 和異步清零的上升沿觸發的 D 觸發器 UDP 元件 【例 8.12】延遲定義塊舉例 【例 8.13】激勵波形的描述 【例 8.15】用 always 過程塊產生兩個時鐘信號 【例 8.17】存儲器在仿真程序中的應用 【例 8.18】8 位乘法器的仿真程序 【例 8.19】8 位加法器的仿真程序 【例 8.20】2 選 1 多路選擇器的仿真 【例 8.21】8 位計數器的仿真 【例 9.1】基本門電路的幾種描述方法 【例 9.2】用 bufif1 關鍵字描述的三態門 【例 9.3】用 assign 語句描述的三態門 【例 9.4】三態雙向驅動器 【例 9.5】三態雙向驅動器 【例 9.6】3-8 譯碼器 【例 9.7】8-3 優先編碼器 【例 9.8】用函數定義的 8-3 優先編碼器 【例 9.9】七段數碼管譯碼器 【例 9.10】奇偶校驗位產生器 【例 9.11】用 if-else語句描述的 4 選 1 MUX 【例 9.12】用 case語句描述的 4 選 1 MUX 【例 9.13】用組合電路實現的 ROM 【例 9.14】基本 D 觸發器 【例 9.15】帶異步清 0、異步置 1 的