資源簡介
verilog hdl 設計寄存器堆，采用譯碼器、寄存器、數據選擇等組合電路
代碼片段和文件信息
?屬性????????????大小?????日期????時間???名稱
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?????文件???????11881??2015-11-06?22:38??regfiles.v
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