資源簡介
FPGA實現(xiàn)UART協(xié)議，用system Verilog寫的，可以把端口和信號的logic改成對應的reg,wire即可移植成功。
代碼片段和文件信息
?屬性????????????大小?????日期????時間???名稱
-----------?---------??----------?-----??----
?????文件????????2150??2017-09-12?23:09??uart\bus_ctrl.sv
?????文件????????1870??2017-09-05?09:05??uart\uart.sv
?????文件????????3820??2017-09-12?23:15??uart\uart_ctrl.sv
?????文件?????????847??2017-09-05?09:05??uart\uart_div.sv
?????文件????????2682??2017-09-05?09:05??uart\uart_rx.sv
?????文件????????2103??2017-09-05?09:05??uart\uart_tx.sv
?????目錄???????????0??2017-09-12?23:11??uart\
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