全加器是算術運算電路運算中的基本單元，也是構成多位加法器的基本單元，介于加法器在算術運算電路當中的重要作用，使得全加器的設計顯得十分重要。通常情況下，我們采用兩種結構構成全加器電路，一種是由兩個半加器組成，另一種為鏡像結構。本文主要介紹一個鏡象結構電路的一位全加器的設計，包括電路圖，基于0.18CMOS工藝的版圖，以及前端網表的仿真，后端版圖的驗證結果。