資源簡介
本實(shí)例是使用verilog HDL語言來進(jìn)行16位cpu設(shè)計(jì)。

代碼片段和文件信息
?屬性????????????大小?????日期????時(shí)間???名稱
-----------?---------??----------?-----??----
?????文件??????440297??2018-08-30?13:34??16位cpu設(shè)計(jì).rar
-----------?---------??----------?-----??----
?????文件??????440297??2018-08-30?13:34??16位cpu設(shè)計(jì).rar
評論
共有 條評論